Copyright(C) 1994,1995,1996,1997 Terumasa KODAKA , Takeshi KONO
■ウィンドウアクセラレータ制御
対象 PC-9801-85･91･96,PC-9801B3-E02,PC-9821A-E01･E09･E11
PC-9821Bp･Bs･Be･Bf･Ts･Cs2･Np･Ns･Ne2･Nd･Es･Cf･Cx･Cb･Cx3･Cb3
PC-9821Ap2･As2･An･Ap3･As3
PC-9821Xt･Xa･Xn･Xp･Xs･Xe･Xf･V10･V7･Xa7e･Xb10
解説 o PC-9800シリーズでは、S3社の86C928,Vision864、CIRRUSLOGIC社の
CL-GD5428,5430、Matrox社のMGA-II,MGA-2064W、Trident社のTGUI9680XGi,
Cyber9320がウィンドウアクセラレータとして使用されている。
o 各ボードの使用しているアクセラレータチップは以下の通りである。
------------------------+--------------------------------------
ボード名 |搭載チップ
------------------------+--------------------------------------
PC-9801-85･91 |
PC-9821A-E01･E09 |S3 86C928
------------------------+--------------------------------------
PC-9801-96,PC-9801B3-E02|CL-GD5428
------------------------+--------------------------------------
PC-9821A-E11 |
PC-9821X-B01 |MGA-II
------------------------+--------------------------------------
PC-9821X-B03 |MGA-2064W
------------------------+--------------------------------------
o アクセラレータチップを本体内に搭載した機種もある。
------------------------+--------------------------------------
機種名 |搭載チップ
------------------------+--------------------------------------
PC-9821Ap2･As2 |
PC-9821An |S3 86C928
------------------------+--------------------------------------
PC-9821Xn･Xp･Xs･Ap3･As3 |S3 Vision864
------------------------+--------------------------------------
PC-9821Bp･Bs･Be･Bf |
PC-9821Cs2 |
PC-9821Ts |CL-GD5428
PC-9821Np･Ns･Ne2･Nd |
PC-9821Es |
SV-98model1･2 |
------------------------+--------------------------------------
PC-9821Xe･Cf･Cx･Cb |
PC-9821Cx2･Cb2･Xe10 |
PC-9801BX4 |CL-GD5430
SV-98model1A･3 |
------------------------+--------------------------------------
PC-9821Xa7e･Cx3･Cb3･V10･|
V7･Xb10 |CL-GD5440
------------------------+--------------------------------------
PC-9821Ne3･Nd2･Na7･Nx･ |
Lt2 |Cyber9320
------------------------+--------------------------------------
PC-9821Xa16･Xa13･Xa12･ |
Xa10･Xa9･Xa7･Xv13 |TGUI9680XGi
------------------------+--------------------------------------
* PC-9821Ap2･As2･AnのFDDモデルにはアクセラレータチップ
は搭載されていない。
* PC-9821Ap2･AnのMGA-II搭載モデルは、PC-9821A-E11をローカル
バススロットに搭載したものであり、アクセラレータチップは
内蔵されていない。
* PC-9821Xa･Xt･XfのMGA-II搭載モデル、PC-9821Xt13はPCIビデオ
カードをPCIスロットまたはウィンドウアクセラレータ専用スロ
ットに搭載したものであり、アクセラレータチップは内蔵され
ていない。
u PCI接続以外のウィンドウアクセラレータの制御は2段階I/Oを通して行われる。
u S3 86C928の制御はメモリマップトI/Oを通して行わる。
u 本体内蔵CL-GD5428,5430の制御はI/O 0904h,0CA0〜0CAFh,0DA4h,0DA5h,0DAAh,
FF82hが使用されている。
u PC-9801-96,PC-9801B3-E02のCL-GD5428の制御はI/O 0904h,0C50〜0C5Fh,0D54h,
0D55h,0D5Ah,0902hが使用されている。
o アクセラレータチップについての詳細は各チップの資料を参照。
関連 INT 18h - Function 80h,81h
I/O 0FA2h
名前 ウィンドウアクセラレータボード制御[INDEX]
Undocumented
対象 PC-9801-85･91･96,PC-9821A-E01･E09･E11等
機能
[READ/WRITE]
bit 7〜0: ウィンドウアクセラレータ内部レジスタ
解説 o ウィンドウアクセラレータボードの制御を行う。
o I/O 0FA3hとペアで2段階I/O操作を行う。
関連 I/O 0FA3h
I/O 0FA3h
名前 ウィンドウアクセラレータボード制御[DATA]
Undocumented
対象 PC-9801-85･91･96,PC-9821A-E01･E09･E11等
機能
[READ/WRITE]
bit 7〜0: データ
----------------+----------------------------------------------
内部レジスタ |内容
----------------+----------------------------------------------
00h |ID値読みだし
|bit 7,6: チップID(1)
| * bit 3と共にチップIDを示す
|bit 5,4: バスID
| 01b= MLバス(MATEローカルバス)
| 10b= Cバス
| 11b= MLNfバス(PC-9821Nf専用)
|bit 3: チップID(2)
|bit 2〜0: ボードコンプ
| * ボードの改版コードを示す
| ----------+-----------------
| チップID |チップ
| ----------+-----------------
| 00xx0xxxb |S3 86C928
| 00xx1xxxb |S3 Vision864
| 01xx0xxxb |CL-GD5428
| 01xx1xxxb |CL-GD5430
| 10xx0xxxb |MGA2
| 10xx1xxxb |CL-GD5440
| 00xx1xxxb |CL-GD5430
| ----------+-----------------
|10h= PC-9821A-E01(ｳｨﾝﾄﾞｳｱｸｾﾗﾚｰﾀﾎﾞｰﾄﾞA)
|11h= PC-9801-85(ｳｨﾝﾄﾞｳｱｸｾﾗﾚｰﾀﾎﾞｰﾄﾞB)
|20h= PC-9821A-E09(ﾌﾙｶﾗｰｳｨﾝﾄﾞｳｱｸｾﾗﾚｰﾀﾎﾞｰﾄﾞA)
|21h= PC-9801-91(ﾌﾙｶﾗｰｳｨﾝﾄﾞｳｱｸｾﾗﾚｰﾀﾎﾞｰﾄﾞB)
|60h= PC-9801-96(ｳｨﾝﾄﾞｳｱｸｾﾗﾚｰﾀﾎﾞｰﾄﾞB3),
| PC-9801B3-E02(MicrosoftWindowsｷｯﾄ)
|90h= PC-9821A-E11(ｳｨﾝﾄﾞｳｱｸｾﾗﾚｰﾀﾎﾞｰﾄﾞA2)
----------------+----------------------------------------------
01h |VRAMウィンドウアドレス■[PC-9801-96]
| 80h= F20000〜F2FFFFh
| A0h= F00000〜F0FFFFh
| C0h= F40000〜F4FFFFh
| E0h= F60000〜F6FFFFh
+----------------------------------------------
|メモリマップトI/Oウィンドウアドレス
|■[PC-9821A-E01･09,PC-9801-85･91]
|bit 7: 1MBモード切り換え
| 1= 1MB以上のメモリ空間に開く
| 0= 1MB以下のメモリ空間に開く
|bit 6〜0: メモリマップトI/Oアドレス
| * bit 7が0のとき、1MB以下の空間に
| メモリマップトI/Oウィンドウを開く。
| このときメモリアドレスのbit 19は
| 常に1になり、bit 6〜0でアドレスを
| 指定する。
| * bit 7が1のとき、1MB以上の空間に
| メモリマップトI/Oウィンドウを開く。
| このときメモリアドレスのbit 23〜19は
| 常に11111bになりbit 6〜0でアドレスを
| 指定する。
| 40h= 0C0000〜0C0FFFh
| 41h= 0C1000〜0C1FFFh
| :
| 4Fh= 0CF000〜0CFFFFh
| 50h= 0D0000〜0D0FFFh
| :
| 5Fh= 0DF000〜0DFFFFh
| 60h= 0E0000〜0E0FFFh
| :
| 67h= 0E7000〜0E7FFFh
| 80h= F80000〜F80FFFh
| 88h= F88000〜F88FFFh
| 90h= F90000〜F90FFFh
| 98h= F98000〜F98FFFh
| * 通常は15MBモードでは53h,57h,5Bh,5Fhを
| 使用する
| * 通常は16MBモードでは80h,88h,90h,98hを
| 使用する
|関連 I/O 0FA2h,0FA3h - 02h
----------------+----------------------------------------------
02h |メモリマップトI/Oアドレス
|■[PC-9821A-E01･09,PC-9801-85･91]
|bit 7〜0: メモリマップトI/Oアドレス
| * メモリマップトI/Oのアドレス空間
| bit 31〜24を指定する
|関連 I/O 0FA2h,0FA3h - 01h
----------------+----------------------------------------------
03h |映像出力切り替えリレー制御
|bit 1: リレー制御
| ■[PC-9821A-E01･09,PC-9801-85･91]
| 1= アクセラレータ出力
| 0= 本体出力スルー
|bit 0: メモリマップトI/O制御
| ■[PC-9821A-E01･09,PC-9801-85･91]
| 1= イネーブル
| 0= ディセーブル
----------------+----------------------------------------------
04h |ディップスイッチ読みだし
|bit 7: インタレースモニター
| 1= インターレースモニター
| 0= ノンインターレースモニター
|bit 6: 機種設定■[PC-9801-85･91･96]
| 1= PC-98RL･GS･BX2･BS2･BA2
| PC-H98modelS8
| PC-9821初代･Ap･As･Ae･Af･Ce･Bp･Bs･Be
| ･Bf･As2･Ap2
| 0= PC-9801FX･RS･ES･DS･FS･RA･DA･FA･US･T
| ･CS･BX･BA,PC-98XL^2
| PC-9821Ce2
| * 詳細不明
|bit 5: 未使用
|bit 4: CPUアドレスモード切り替え
| ■[PC-9821-E09,PC-9801-91･96]
| 1= 15MBモード
| 0= 16MBモード
|bit 3,2: CPUアドレス(16MBモード)
| ■[PC-9821-E09,PC-9801-91･96]
| 00b= F00000〜F0FFFFh,F80000〜F80FFFh
| 01b= F20000〜F2FFFFh,F88000〜F88FFFh
| 10b= F40000〜F4FFFFh,F90000〜F90FFFh
| 11b= F60000〜F6FFFFh,F98000〜F98FFFh
|bit 1,0: CPUアドレス(15MBモード)
| ■[PC-9821-E09,PC-9801-91･96]
| 00b= E00000〜E0FFFFh,0DF000〜0DFFFFh
| 01b= E20000〜E2FFFFh,0DB000〜0DBFFFh
| 10b= E40000〜E4FFFFh,0D7000〜0D7FFFh
| 11b= E60000〜E6FFFFh,0D3000〜0D3FFFh
----------------+----------------------------------------------
05〜FFh |未使用
----------------+----------------------------------------------
解説 o ウィンドウアクセラレータボードの制御を行う。
o I/O 0FA2hで指定したレジスタを読み書きする。
関連 I/O 0FA2h
I/O 0FAAh
名前 内蔵ウィンドウアクセラレータ制御[INDEX]
Undocumented
対象 PC-9821Ap2･As2･An(FDDモデル,MGA-II搭載モデルを除く)
PC-9821Xs･Xp･Xn･Ap3･As3
PC-9821Bp･Bs･Be･Bf･Ts･Cs2･Np･Ns･Ne2･Nd･Es･Xe
機能
[READ/WRITE]
bit 7〜0: ウィンドウアクセラレータ内部レジスタ
解説 o 内蔵アクセラレータの制御を行う。
o I/O 0FABhとペアで2段階I/O操作を行う。
関連 I/O 0FABh
I/O 0FABh
名前 内蔵ウィンドウアクセラレータ制御[DATA]
Undocumented
対象 PC-9821Ap2･As2･An(FDDモデル,MGA-II搭載モデルを除く)
PC-9821Xs･Xp･Xn･Ap3･As3
PC-9821Bp･Bs･Be･Bf･Ts･Cs2･Np･Ns･Ne2･Nd･Es･Xe
機能
[READ/WRITE]
bit 7〜0: データ
----------------+----------------------------------------------
内部レジスタ |内容
----------------+----------------------------------------------
00h |ID値読みだし
|00h= PC-9821Ne3･Nd2･Na7･Nx･
| Lt2内蔵アクセラレータ
|12h= PC-9821Ap2･As2･An内蔵アクセラレータ
|18h= PC-9821Xs･Xp･Xn･Ap3･As3内蔵アクセラレータ
|50h= PC-9821Bp･Bs･Be･Bf内蔵アクセラレータ
|51h= PC-9821Cs2内蔵アクセラレータ
|52h= SV-98model2内蔵アクセラレータ
|53h= PC-9821Ns内蔵アクセラレータ
|54h= PC-9821Ts内蔵アクセラレータ
|55h= PC-9821Np･Es内蔵アクセラレータ
|56h= PC-9821Ne2内蔵アクセラレータ
|57h= PC-9821Nd内蔵アクセラレータ
|58h= PC-9821Xe内蔵アクセラレータ
|59h= PC-9821Cb内蔵アクセラレータ
|5Ah= PC-9821Cf内蔵アクセラレータ
|5Bh= PC-9821Xe10･Xa7e･Xb10,PC-9801BX4内蔵
| アクセラレータ
|5Ch= PC-9821Cb2内蔵アクセラレータ
|5Dh= PC-9821Cx2内蔵アクセラレータ
|70h= PC-9821Nf内蔵アクセラレータ
----------------+----------------------------------------------
01h |メモリマップトI/Oウィンドウアドレス
|■[PC-9821Ap2･As2･An･Xs･Xp･Xn･Ap3･As3]
| 80h= F80000〜F80FFFh
| 88h= F88000〜F88FFFh
| 90h= F90000〜F90FFFh
| 98h= F98000〜F98FFFh
+----------------------------------------------
|VRAMウィンドウアドレス
|■[PC-9821Bp･Bs･Be･Bf･Cs2･Ns･Ts･Np･Ne2･Nd･Xe]
| 10h= 0B0000〜0BFFFFh
| 80h= F20000〜F2FFFFh
| A0h= F00000〜F0FFFFh
| C0h= F40000〜F4FFFFh
| E0h= F60000〜F6FFFFh
| * この値は、ITFでセットされる
----------------+----------------------------------------------
02h |VRAMウィンドウアドレス
|■[PC-9821Ap2･As2･An･Xs･Xp･Xn･Ap3･As3]
----------------+----------------------------------------------
03h |映像出力切り替えリレー制御
|bit 1: リレー制御
| ■[PC-9821Ap2･As2･An･Xs･Xp･Xn･Ap3･As3]
| 1= アクセラレータ出力
| 0= 本体出力スルー
|bit 0: メモリマップトI/O制御
| ■[PC-9821Ap2･As2･An･Xs･Xp･Xn･Ap3･As3]
| 1= イネーブル
| 0= ディセーブル
----------------+----------------------------------------------
04h |ディップスイッチ設定
|■[PC-9821Ap2･As2･An･Xs･Xp･Xn･Ap3･As3]
|bit 7: インタレースモニター
| 1= インターレースモニター
| 0= ノンインターレースモニター
|bit 6〜4: 未使用(000bにする)
|bit 3,2: CPUアドレス
| 00b= F00000〜F00FFFh,F80000〜F80FFFh
| 01b= F20000〜F20FFFh,F88000〜F88FFFh
| 10b= F40000〜F40FFFh,F90000〜F90FFFh
| 11b= F60000〜F60FFFh,F98000〜F98FFFh
|bit 1,0: 未使用(00bにする)
| * この値は、ITFでセットされる
----------------+----------------------------------------------
05〜FFh |未使用
----------------+----------------------------------------------
07h |不明■[PC-9821Np･Ns･Ne2･Nd･Ap3･As3]
82h |不明■[PC-9821Np･Ns･Ne2･Nd]
----------------+----------------------------------------------
83h |DPMS■[PC-9821Np･Ns･Ne2･Nd･Nf]
|bit 1: HSYNCマスク
|bit 0: VSYNCマスク
| 1= マスクしない
| 0= マスクする
----------------+----------------------------------------------
8Bh |不明■[PC-9821Np･Ns･Ne2･Nd]
----------------+----------------------------------------------
解説 o 内蔵アクセラレータの制御を行う。
o I/O 0FAAhで指定したレジスタを読み書きする。
関連 I/O 0FAAh
I/O 0FACh
名前 ディスプレイ出力切り替えリレー制御
Undocumented
対象 PCIバス搭載機種
機能
[READ/WRITE]
bit 7〜2: 未使用(常に111111bが読める)
bit 1: リレー制御■[PC-9821Xa10･Xa9･Xa7･Xa12･Xa7e]
1= 内蔵アクセラレータ
0= 98グラフィックス
bit 0: リレー制御
1= RGB IN端子からの信号スルー
0= 内蔵グラフィックス
解説 o PCIバス搭載機種では、PCIグラフィックアクセラレータカードの映像出力
を内蔵グラフィックス回路の出力と切り換えるためにRGB IN端子を持ち、
このI/OポートでRGB OUT端子に出力するディスプレイ信号を切り換えるリ
レーの制御を行う。
o PC-9821Xa10･Xa9･Xa7･Xa12･Xa7eでは内蔵グラフィックスを出力するとき、
内蔵アクセラレータの出力と98グラフィックス回路の出力の2つを選択するた
めに2つのリレーが搭載されている。
o 実際にはリレーではなくアナログスイッチが使用されている場合もあるが、
ソフトウェアからは区別する必要はない。
I/O 0902h
名前 CL-GD5428 POS102 Register
Undocumented
対象 PC-9801-96
機能
[WRITE]
bit 7,6: Reserved
bit 5: POS 102Access
bit 4〜0: Reserved
解説 o アクセラレータチップCL-GD5428のI/Oをアクセスする。
o CL-GD5428のネィティブI/O 0102hに対応する。
関連 I/O 0FA2h
I/O 0FA3h
I/O 0904h
I/O 0904h
名前 CL-GD5428,5430 102Access Control Register
Undocumented
対象 CL-GD5428,5430搭載機種
PC-9801-96
機能
[WRITE]
bit 7,6: Reserved
bit 5: POS 102Access
bit 4〜0: Reserved
解説 o アクセラレータチップCL-GD5428,5430のI/Oをアクセスする。
o CL-GD5428,5430のネィティブI/O 0094hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O FF82h■[CL-GD5428,5430搭載機]
I/O 0902h■[PC-9801-96]
I/O 0CA0h,0C50h
名前 CL-GD5428,5430 Attribute Controller Index/Data(Write)
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA0h)
PC-9801-96(I/O 0C50h)
機能
[WRITE]
bit 7〜0: Attribute Controller Index/Data
解説 o アクセラレータチップCL-GD5428,5430のAttribute Controller Dataを
設定する。1回目のWRITEでインデックスを指定し、2回目のWRITEでデータを
出力する。
o CL-GD5428,5430のネィティブI/O 03C0hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA1h■[CL-GD5428,5430搭載機]
I/O 0C51h■[PC-9801-96]
I/O 0CA1h,0C51h
名前 CL-GD5428,5430 Attribute Controller Index/Data(Read)
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA1h)
PC-9801-96(I/O 0C51h)
機能
[WRITE]
bit 7〜0: Attribute Controller Index
[READ]
bit 7〜0: Attribute Controller Data
解説 o アクセラレータチップCL-GD5428,5430のAttribute Controller Dataを
読み出す。1回目のWRITEでインデックスを指定し、直後にREADを行うことで
データを読み出す。
o CL-GD5428,5430のネィティブI/O 03C1hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA0h■[CL-GD5428,5430搭載機]
I/O 0C50h■[PC-9801-96]
I/O 0CA2h,0C52h
名前 CL-GD5428,5430 Input Status Register 0
CL-GD5428,5430 Miscellaneous Output Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA2h)
PC-9801-96(I/O 0C52h)
機能
[READ]
bit 7: Interrupt Pending
bit 6,5: Reserved
bit 4: DAC Sensing
bit 3〜0: Reserved
[WRITE]
bit 7: Vertical Sync Polarity
bit 6: Horizontal Sync Polarity
bit 5: Page Select
bit 4: Reserved
bit 3,2: Clock Select
bit 1: Enable Display Memory
bit 0: CRTC I/O Address
解説 o アクセラレータチップCL-GD5428,5430のStatus Register 0を読み出す。
o アクセラレータチップCL-GD5428,5430のMiscellaneous Output Registerを
設定する。
o CL-GD5428,5430のネィティブI/O 03C2hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CACh■[CL-GD5428,5430搭載機]
I/O 0C5Ch■[PC-9801-96]
I/O 0CA3h,0C53h
名前 CL-GD5428,5430 Sleep Address Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA3h)
PC-9801-96(I/O 0C53h)
機能
[READ/WRITE]
bit 7〜5: Reserved
bit 4: Setup
bit 3: Video Subsystem Enable
bit 2〜0: Reserved
解説 o アクセラレータチップCL-GD5428,5430のSleep Address Registerを設定する。
o CL-GD5428,5430のネィティブI/O 03C3hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA4h,0C54h
名前 CL-GD5428,5430 Sequencer Index Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA4h)
PC-9801-96(I/O 0C54h)
機能
[READ/WRITE]
bit 7〜5: Reserved
bit 4〜0: Sequencer Index
解説 o アクセラレータチップCL-GD5428,5430のSequencerIndex Registerを設定する。
o CL-GD5428,5430のネィティブI/O 03C4hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA5h■[CL-GD5428,5430搭載機]
I/O 0C55h■[PC-9801-96]
I/O 0CA5h,0C55h
名前 CL-GD5428,5430 Sequencer Data Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA5h)
PC-9801-96(I/O 0C55h)
機能
[READ/WRITE]
bit 7〜0: Sequencer Data
----------------+----------------------------------------------
SequencerIndex |内容
----------------+----------------------------------------------
00h |Reset Register
01h |Clocking Mode Register
02h |Plane Mask Register
|Enable Write Pixel Extension
03h |Character MapSelect Register
04h |Memory Mode Register
06h |Unlock ALL Extensions
07h |Extended Sequencer Mode
08h |EEPROM Control
09h |Scratch-Pad 0
0Ah |Scratch-Pad 1
0Bh |VCLK0 Numerator
0Ch |VCLK1 Numerator
0Dh |VCLK2 Numerator
0Eh |VCLK3 Numerator
0Fh |DRAM Control
10h |Graphics Cursor Y
11h |Graphics Cursor X
12h |Graphics Cursor Attributes
13h |Graphics Cursor Pattern Address Offset
14h |Scratch-Pad 2
15h |Scratch-Pad 3
16h |Performance Tuning
17h |Configuration Readback and Extended Control
18h |Signature Genarator Control
19h |Signature Genarator Result Low Byte
1Ah |Signature Genarator Result High Byte
1Bh |VCLK0 Denominator and Post-Scalar Value
1Ch |VCLK1 Denominator and Post-Scalar Value
1Dh |VCLK2 Denominator and Post-Scalar Value
1Eh |VCLK3 Denominator and Post-Scalar Value
1Fh |BIOS ROM Write Enable and MCLK select
----------------+----------------------------------------------
解説 o アクセラレータチップCL-GD5428,5430のSequencer Data Registerを設定する。
o I/O 0CA4hで指定したレジスタを読み書きする。
o CL-GD5428,5430のネィティブI/O 03C4hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA4h■[CL-GD5428,5430搭載機]
I/O 0C54h■[PC-9801-96]
I/O 0CA6h,0C56h
名前 CL-GD5428,5430 Pixel Mask Register
CL-GD5428,5430 Hidden DAC Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA6h)
PC-9801-96(I/O 0C56h)
機能
[READ/WRITE]
bit 7〜0: Pixel Mask7〜0
[READ/WRITE]
bit 7: Enable 5-5-5 Mode
bit 6: Enable All Extended Modes
bit 5: Clocking Mode
bit 4: 32K Color Control
bit 3〜0: Extended Mode Select
解説 o アクセラレータチップCL-GD5428,5430のPixel Mask Registerを設定する。
o アクセラレータチップCL-GD5428,5430のHidden DAC Registerを設定する。
Hidden DAC Registerにアクセスのアクセスは、4回のPixel Mask Register
の読みだしの後に行われる。
o CL-GD5428,5430のネィティブI/O 03C6hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA7h,0C57h
名前 CL-GD5428,5430 Pixel Address Register
CL-GD5428,5430 DAC StateResgister
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA7h)
PC-9801-96(I/O 0C57h)
機能
[READ]
bit 7〜2: Reserved
bit 1,0: DAC State
[WRITE]
bit 7〜0: Pixel Address Register(Read Mode)
解説 o アクセラレータチップCL-GD5428,5430のPixel Address Register(Read Mode)
を設定する。パレットの読み出し時に使用する。
o アクセラレータチップCL-GD5428,5430のDAC State Resgisterを読み出す。
o CL-GD5428,5430のネィティブI/O 03C7hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA9h■[CL-GD5428,5430搭載機]
I/O 0C59h■[PC-9801-96]
I/O 0CA8h,0C58h
名前 CL-GD5428,5430 Pixel Address Register
CL-GD5428,5430 DAC State Resgister
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA8h)
PC-9801-96(I/O 0C58h)
機能
[WRITE]
bit 7〜0: Pixel Address Register(Write Mode)
解説 o アクセラレータチップCL-GD5428,5430のPixel Address Register(Write Mode)
を設定する。パレットの設定時に使用する。
o CL-GD5428,5430のネィティブI/O 03C8hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA9h■[CL-GD5428,5430搭載機]
I/O 0C59h■[PC-9801-96]
I/O 0CA9h,0C59h
名前 CL-GD5428,5430 Pixel Data Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CA9h)
PC-9801-96(I/O 0C59h)
機能
[READ/WRITE]
bit 7〜0: Pixel Data Register
解説 o アクセラレータチップCL-GD5428,5430のPixel Data Registerをアクセス
する。パレットの読み出し時／設定時に使用する。
o CL-GD5428,5430のネィティブI/O 03C9hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA7h,0CA8h■[CL-GD5428,5430搭載機]
I/O 0C57h,0C58h■[PC-9801-96]
I/O 0CAAh,0C5Ah
名前 CL-GD5428,5430 Feature Control Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CAAh)
PC-9801-96(I/O 0C5Ah)
機能
[READ]
bit 7〜4: Reserved
bit 3: VSYNC Control
bit 2〜0: Reserved
解説 o アクセラレータチップCL-GD5428,5430のFeature Control Registerを
読み出す。
o CL-GD5428,5430のネィティブI/O 03CAhに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CACh,0C5Ch
名前 CL-GD5428,5430 Miscellaneous Output Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CACh)
PC-9801-96(I/O 0C5Ch)
機能
[READ]
bit 7: VerticalSyncPolarity
bit 6: HorizontalSyncPolarity
bit 5: PageSelect
bit 4: Reserved
bit 3,2: ClockSelect
bit 1: EnableDisplayMemory
bit 0: CRTC I/O Address
解説 o アクセラレータチップCL-GD5428,5430のMiscellaneous Output Registerを
読み出す。
o CL-GD5428,5430のネィティブI/O 03CChに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CA2h■[CL-GD5428,5430搭載機]
I/O 0C52h■[PC-9801-96]
I/O 0CAEh,0C5Eh
名前 CL-GD5428,5430 Graphics Controller Index Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CAEh)
PC-9801-96(I/O 0C5Eh)
機能
[READ/WRITE]
bit 7,6: Reserved
bit 5〜0: Graphics Controller Index
解説 o アクセラレータチップCL-GD5428,5430のGraphics Controller Index Register
を設定する。
o CL-GD5428,5430のネィティブI/O 03CEhに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CAFh■[CL-GD5428,5430搭載機]
I/O 0C5Fh■[PC-9801-96]
I/O 0CAFh,0C5Fh
名前 CL-GD5428,5430 Graphics Controller Data Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0CAFh)
PC-9801-96(I/O 0C5Fh)
機能
[READ/WRITE]
bit 7〜0: Graphics Controller Index Data
----------------+----------------------------------------------
Graphics |
ControllerIndex|内容
----------------+----------------------------------------------
00h |Set/Reset
|Write Mode 5 Background Extension
01h |Set/Reset Enable
|Write Mode 4,5 Foreground Extension
02h |Color Compare
03h |Data Rotate
04h |Read Map Select
05h |Mode
06h |Miscellaneous
07h |Color Don't Care
08h |Bit Mask
09h |Offset Register 0
0Ah |Offset Register 1
0Bh |Graphics Controller Mode Extensions
0Ch |Color Key
0Dh |Color Key Mask
0Eh |Miscellaneous Control
10h |16bit Pixel Background Color High Byte
11h |16bit Pixel Foreground Color High Byte
20h |BLT Width Low
21h |BLT Width High
22h |BLT Height Low
23h |BLT Height High
24h |BLT Destination Pitch Low
25h |BLT Destination Pitch High
26h |BLT Source Pitch Low
27h |BLT Source Pitch High
28h |BLT Destination Start Low
29h |BLT Destination Start Mid
2Ah |BLT Destination Start High
2Ch |BLT Source Start Low
2Dh |BLT Source Start Mid
2Eh |BLT Source Start High
2Fh |BLT Write Mask Destination
30h |BLT mode
31h |BLT Start/Status
32h |BLT Raster Operation
34h |Transparent Color Select Low■[CL-GD5428]
35h |Transparent Color Select High■[CL-GD5428]
38h |Transparent Color Mask Low■[CL-GD5428]
39h |Transparent Color Mask High■[CL-GD5428]
----------------+----------------------------------------------
解説 o アクセラレータチップCL-GD5428,5430のGraphics Controller Data Register
を設定する。
o I/O 0CAEhで指定したレジスタを読み書きする。
o CL-GD5428,5430のネィティブI/O 03CFhに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0CAEh■[CL-GD5428,5430搭載機]
I/O 0C5Eh■[PC-9801-96]
I/O 0DA4h,0D54h
名前 CL-GD5428,5430 CRTC Index Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0DA4h)
PC-9801-96(I/O 0D54h)
機能
[READ/WRITE]
bit 7,6: Reserved
bit 5〜0: CRTC Index
解説 o アクセラレータチップCL-GD5428,5430のCRTC Index Registerを設定する。
o CL-GD5428,5430のネィティブI/O 03C4hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0DA5h■[CL-GD5428,5430搭載機]
I/O 0D55h■[PC-9801-96]
I/O 0DA5h,0D55h
名前 CL-GD5428,5430 CRTC Data Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0DA5h)
PC-9801-96(I/O 0D55h)
機能
[READ/WRITE]
bit 7〜0: CRTC Data
----------------+----------------------------------------------
CRTC Index |内容
----------------+----------------------------------------------
00h |Horizontal Total
01h |Horizontal Display End
02h |Horizontal Blanking Start
03h |Horizontal Blanking End
04h |Horizontal Sync Start
05h |Horizontal Sync End
06h |Vertical Total
07h |Overflow
08h |Screen A Preset Row Scan
09h |Character Cell Height
0Ah |Text Cursor Start
0Bh |Text Cursor End
0Ch |Screen Start Address High
0Dh |Screen Start Address Low
0Eh |Text Cursor Location High
0Fh |Text Cursor Location Low
10h |Vertical Sync Start
11h |Vertical Sync End
12h |Vertical Display End
13h |Offset
14h |Underline Row Scanline
15h |Vertical Blanking Start
16h |Vertical Blanking End
17h |Mode Control
18h |Line Compare
19h |Interlace End
1Ah |Interlace Control
1Bh |Extended Display Controls
1Ch |Sync Adjust and Genlock■[CL-GD5430]
1Dh |Overlay Mode Controls
22h |Graphics Data Latches Readback
24h |Attribute Controller Toggle Readback
25h |Part Status
26h |Attribute Controller Index Readback
27h |ID
----------------+----------------------------------------------
解説 o アクセラレータチップCL-GD5428,5430のCRTC Data Registerを設定する。
o I/O 0DA5hで指定したレジスタを読み書きする。
o CL-GD5428,5430のネィティブI/O 03C5hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0DA4h■[CL-GD5428,5430搭載機]
I/O 0D54h■[PC-9801-96]
I/O 0DAAh,0D5Ah
名前 CL-GD5428,5430 Input Status Register1
CL-GD5428,5430 Feature Control Register
Undocumented
対象 CL-GD5428,5430搭載機種(I/O 0DAAh)
PC-9801-96(I/O 0D5Ah)
機能
[READ]
bit 7,6: Reserved
bit 5,4: Diagnostic
bit 3: Vertical Retrace
bit 2,1: Reserved
bit 0: Display Enable
[WRITE]
bit 7〜4: Reserved
bit 3: VSYNC Control
bit 2〜0: Reserved
解説 o アクセラレータチップCL-GD5428,5430のStatus Registerを読み出す。
o アクセラレータチップCL-GD5428,5430のFeature Control Registerを
設定する。
o CL-GD5428,5430のネィティブI/O 03DAhに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O FF82h
名前 CL-GD5428,5430 POS102 Register
Undocumented
対象 CL-GD5428,5430搭載機種
機能
[WRITE]
bit 7〜1: Reserved
bit 0: Video Subsystem Enable
解説 o 内蔵アクセラレータチップCL-GD5428,5430のPOS102 Registerを設定する。
o CL-GD5428,5430のネィティブI/O 0102hに対応する。
関連 I/O 0FAAh
I/O 0FABh
I/O 0904h
===============================================================================
I/O B960h
名前 ビデオキャプチャボード制御[DATA]
Undocumented
対象 PC-9821A-E08,PC-9801-90
機能
[READ/WRITE]
bit 15〜0: データ
----------------+----------------------------------------------
内部レジスタ |内容
----------------+----------------------------------------------
00〜FEh |詳細不明
FFh |ID値読みだし
|0200h= PC-9801-90
|0201h= PC-9821A-E08
----------------+----------------------------------------------
解説 o 詳細不明
o I/O B962hで指定したレジスタを読み書きする。
関連 I/O B962h
I/O B964h
I/O B962h
名前 ビデオキャプチャボード制御[INDEX]
Undocumented
対象 PC-9821A-E08,PC-9801-90(ビデオキャプチャボードA,B)
機能
[READ/WRITE]
bit 7〜0: ビデオキャプチャボード内部レジスタ番号
解説 o 詳細不明
o I/O B960hとペアで2段階I/O操作を行う。
関連 I/O B960h
I/O B964h
I/O B964h
名前 ビデオキャプチャボードデータ転送
Undocumented
対象 PC-9821A-E08,PC-9801-90(ビデオキャプチャボードA,B)
機能
[READ/WRITE]
bit 31〜0: ビデオデータ転送
解説 o 詳細不明
関連 I/O B960h
I/O B962h
-------------------------------------------------------------------------------